当前分类： verilog
问题：下列哪些Verilog的基本门级元件是多输出（）A、nandB、norC、andD、not...
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问题：状态机常用状态编码有（）。...
问题：RTL...
问题：在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？...
问题：Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；另一部分描述逻辑功能，即定义输入是如何影响输出的。...
问题：在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
问题：inout端口可以定义成下列哪种数据类型（）。A、reg类型B、net类型C、reg或net类型D、整数类型...
问题：基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→_____→_____→适配→编程下载→硬件测试。正确的是（）。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚A、③①B、①⑤C、④⑤D、④②...
问题：ASIC...
问题：用EDA技术进行电子系统设计的目标是最终完成（）的设计与实现。...
问题：已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为（）...
问题：EDA...
问题：为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？...
问题：在case语句中至少要有一条（）语句...
问题：用assign描述的语句我们一般称之为（）逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或（）逻辑，并且它们是属于串行语句，即于语句的书写有关。...
