当前分类： verilog
问题：在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
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问题：下列哪些Verilog的基本门级元件是多输出（）A、nandB、norC、andD、not...
问题：在case语句中至少要有一条（）语句...
问题：两个进程之间是（）语句。而在Always中的语句则是（）语句。...
问题：在verilog中，下列语句哪个不是分支语句？（）A、if-elseB、caseC、casezD、repeat...
问题：用assign描述的语句我们一般称之为（）逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或（）逻辑，并且它们是属于串行语句，即于语句的书写有关。...
问题：ASIC...
问题：元件实例语句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延迟的典型值为（）A、1B、2C、3D、4...
问题：在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？...
问题：已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为（）...
问题：状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（）A、一段式寄存器输出，易产生毛刺，不利于时序约束；B、二段式组合逻辑输出，不产生毛刺，有利于时序约束；C、三段式寄存器输出，不产生毛刺，有利于时序约束；D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。...
问题：下列描述代码可综合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever...
问题：Verilog语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z。其中0表示低电平状态，1表示高电平状态，X表示不定态（或未知状态），Z表示（）。...
问题：SOPC...
问题：简述基于数字系统设计流程包括哪些步骤？...
问题：RTL...
问题：基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→_____→_____→适配→编程下载→硬件测试。正确的是（）。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚A、③①B、①⑤C、④⑤D、④②...
